Engineering
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在處理器架構中，例外（Exception）或中斷(Interrupt)是指由於某些異常情況（如illegla …
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RISC-V Vector Extension（RVV）是一套為高效資料平行處理而設計的指令集，與傳統 SIM…
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在 RISC-V Vector Extension（RVV）的設計中，大多數指令都只涉及 VRF（vector…
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Split Mode（分離模式） 定義：在 Split Mode 下，兩顆核心（Core0 / Core1）獨…
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![[IC設計] Asynchronous FIFO，使用非同步FIFO解決bus CDC(Crossing clock domain)問題](https://techoverse.blog/wp-content/uploads/2025/06/image-37.png?w=1024)
如上圖 interface 可切分為左半邊 write 端 右半邊的 read 端 最主要儲存資料的 FIFO…
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![[IC設計] 何謂Metastability? 使用clock domain crossing (CDC)的幾種方法](https://techoverse.blog/wp-content/uploads/2025/06/image-38-1.png?w=1024)
本文移植於tutortecho 2019年12月13日 撰寫 網路上有非常多討論 meta stable 的文…
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本文移植於tutortecho 2019年11月27日 撰寫 在業界進行IC產品開發時 通常會有一部分的人負責…
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本文移植於tutortecho 2019年12月16日 撰寫 在 cdc 的問題中 有的時候我們可能需要將一條…
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